臺積電剛剛在 2022 技術(shù)研討會期間披露了 N2 工藝的一些技術(shù)細節(jié)，預(yù)計可在 2025 年的某個時候投入 2nm 級全柵場效應(yīng)晶體管(GAAFET)的生產(chǎn)。屆時新節(jié)點將使得芯片設(shè)計人員能夠顯著降低其芯片功耗，但頻率和晶體管密度的改進似乎不太明顯。

作為一個全新的平臺，臺積電 N2 節(jié)點將結(jié)合 GAAFET 納米片晶體管和背面供電工藝、并運用廣泛的極紫外光刻(EUV)技術(shù)。

● 新型環(huán)柵晶體管(GAAFET)結(jié)構(gòu)具有廣為人知的諸多優(yōu)勢，比如極大地改善漏電(當前柵極圍繞溝道的所有四條邊)，并可通過調(diào)節(jié)溝道寬度以提升性能、或降低芯片功耗。

● 至于背面供電，其能夠為晶體管帶來更好的能量輸送(提升性能 / 降低功耗)，是應(yīng)對 BEOL 后端電阻增加問題的一個出色解決方案。

功能特性方面，臺積電 N2 看起來也是一項非常有前途的技術(shù)。官方宣稱可讓芯片設(shè)計人員在相同功率 / 晶體管數(shù)量下，將性能提升 10~15% 。

或在相同頻率 / 復(fù)雜度下，將功耗降低 25~30% 。同時與 N3E 節(jié)點相比，N2 節(jié)點可讓芯片密度增加 1.1 倍以上。

不過需要指出的是，臺積電公布的“芯片密度”參數(shù)，綜合考慮了 50% 的邏輯、30% 的 SRAM、以及 20% 的模擬組件。

遺憾的是，N2 相較于 N3E 的芯片密度提升(反映晶體管密度的增益)僅為 10% 。不過從 N3 到 N3E 的演進來看，那時的晶體管密度提升就已經(jīng)不太鼓舞人心了。

換言之，現(xiàn)如今的 SRAM 和模擬電路已經(jīng)遇到了發(fā)展瓶頸。對于 GPU 等嚴重依賴晶體管數(shù)量快速增長的應(yīng)用場景來說，三年大約 10% 的密度提升，也絕對不是個好消息。

此外在 N2 投產(chǎn)的同時，臺積電也會同時擁有密度優(yōu)化的 N3S 節(jié)點。看到這家代工巨頭在兩種不同類型的工藝上齊頭并進，這樣的情景也是相當罕見的。

如果一切順利，臺積電有望于 2024 下半年開啟 N2 工藝的風(fēng)險試產(chǎn)，并于 2025 下半年投入商用芯片的量產(chǎn)。

然后考慮到半導(dǎo)體的生產(chǎn)周期，預(yù)計首批搭載 N2 芯片的終端設(shè)備，要到 2025 年末、甚至 2026 年才會上市。

關(guān)鍵詞： 技術(shù)細節(jié) 全柵場晶體管 芯片功耗 模擬組件